使用Quartus进行多功能数字钟设计说明.doc

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1、 EDA设计使用Quartus II进展多功能数字钟设计摘要本实验是电类综合实验课程作业，需要使用到Quartus软件，Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以与AHDLAltera Hardware 支持Description Language等多种设计输入形式，嵌自有的综合器以与仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本实验需要完成一个数字钟的设计，进展试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。关键字：

2、电类综合实验 Quartus 数字钟设计 仿真Abstract本实验是电类综合实验课程作业，需要使用到Quartus软件，Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以与AHDLAltera Hardware 支持Description Language等多种设计输入形式，内嵌自有的综合器以与仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本实验需要完成一个数字钟的设计，进展试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。Th

3、is experiment is electric comprehensive experimental course work and need to use the Quartus II software, Quartus II is Altera integrated PLD / FPGA development software, schematic and VHDL, Verilog HDL and AHDL (Altera hardware description language support) etc. a variety of design input form, embe

4、dded in its own synthesizer and simulator can complete hardware configuration complete PLD design process from design entry to). The need to complete the design of a digital clock, and debug the design of experiment and simulation, the experimental goal is to achieve timing, school, reset, keep and

5、the whole point timekeeping and other basic functions, and then download to the smartsopc experimental system debugging and validation.Key words: Electric power integrated experiment Quartus II Digital clock design Simulation目录EDA设计1摘要2目录4一、设计要求15二、工作原理26三、各模块说明371、分频模块72、计时模块93、动态显示模块3114、校分与校时模块11

6、5、清零模块136、保持模块137、报时模块13四、总电路的形成15五、调试、编程下载16六、试验中出现的问题与解决方法17七、实验收获与感受18八、参考文献19一、设计要求11. 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等根本功能。2. 具体要求如下：1) 能进展正常的时、分、秒计时功能，最大计时显示23小时59分59秒。2) 分别由六个数码管显示时分秒的计时。3) K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。4) K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全

7、清零。5) 在数字钟正常工作时可以对数字钟进展快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。3. 设计想要实现的局部提高要求由于我没有本实验所需相关根底，我只选择了时钟具有整点报时功能这一提高功能，当时钟计到59分53秒时开始报时，在59分53秒, 59分55秒,59分57秒时报时频率为512Hz,59分59秒时报时频率为1KHz。4. 仿真与验证用Quartus软件对设计电路进展功能仿真，并下载到实验板上对其功能进展验证。二、工作原理2数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等

8、几局部组成的，控制电路按要求可由校分、校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。三、各模块说明31、分频模块实验箱只提供了48MHZ频率的晶振，需要使用分频模块以得到我们所需的频率的脉冲。实验中需要1HZ作为时秒、分、时的时钟信号，2HZ作为校分、校时的时钟信号，512HZ、1000HZ作为报时蜂鸣所需频率信号等。注：FP为“分频缩写标注

9、1二分频2分频电路图 波形图如下： 2三分频3分频电路图波形图如下： 3十分频10分频电路图 波形图如下：(4)二十四分频24分频电路图(5)一千分频1000分频电路图(6)分频器总体电路分频总电路 其中，24FP可由一个3FP和三个2FP级联而成，1000FP可由三个10FP级联而成。2、计时模块 计时电路包括秒，分，时，三个模块，顺次进位。其中秒和分的模块都是一个模六十计数器，时模块是一个模24计数器，设计时采用的是同步计数器，它们所接的时钟信号均为1Hz。1秒计时模块秒计时电路图当秒计时满59秒时由四与非门输出一个低电平将秒个位与秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。

10、波形图如下：2分计时模块分计时电路图波形图与秒计时模块的相类似。 3时计时模块时计时模块时计时模块与秒，分模块类似，但是进位为24进位，故进位信号要设计在23时置零进位，并且要等到秒与分信号都计到59时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。3、动态显示模块3此模块是用于数码管的动态显示，在本实验中一共需要6个数码管参与显示秒2位，分2位，时2位，所以计数器74161设计为模7的循环，其输出既作为4片74151的控制端，又作为38译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的

11、BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从六个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。由于扫描的频率为极高的几千赫兹,因为人眼视觉停留的原因，会感觉七个数码管同时显示。原理图如下：show_code4、校分与校时模块 1校分模块调分模块电路当K3为0时，校分模块输出1Hz的脉冲供应分计时模块正常计数；当K3为1时，校分模块输出2Hz的脉冲供应分计时模块校分。由于校分的时候无论秒计时模块是否计到59，都能进展校分，故秒计时模块的输出要与开关K3相或才能供应校分模块的使能端。 2校时模块调时模块电路当K4为0时，校时模块输出1Hz的脉冲供

12、应时计时模块正常计数；当K4为1时，校时模块输出2Hz的脉冲供应时计时模块校分。由于校时的时候无论秒和分计时模块是否都计到59，都能进展校时，所以秒计时模块的输出要与开关K4相或才能供应校分模块的使能端。5、清零模块通过增加一个开关K2来控制计时电路，开关通过非门直接接在每个74160的清零端，当开关断开时，计时器正常工作，当开关闭合时，计时器清零。 K2=0，RD=1；K2=1，RD=0。6、保持模块通过开关K1控制秒的使能信号，当秒停止计时，计时器就保持住了。K1=0，ENT=1；K1=1，ENT=0。7、报时模块当电路计时到59分53，55分55秒、55分57秒时，总共发出一声较低的蜂鸣

13、声；当计时到59分59秒时，发出一声较高的蜂鸣声。原理图如下：报时模块电路四、 总电路的形成 1计时器电路计时器总电路该计时器电路中，将秒、分、时电路，包含进去了，同时又把校分、校时、保持、清零电路一起连入，形成完整的计时器根本电路。(2)总电路五、 调试、编程下载利用“Processing-start complication命令菜单进展全编译，编译通过后，再对进展管脚分配，选择“AssignmentsPins命令菜单，在打开的对话框中的“Location栏中选择相应的管脚一一对应。最后将程序下载到SmartSOPC实验系统中运行，通过面板观察结果是否正确。六、 试验中出现的问题与解决方法我

14、个人是机械专业，之前从未接触过相关课程知识，导致这次实验中出现遇到了很多问题，主要原因有的是本身知识储藏不足、思考问题不全面，导致调试时漏洞百出，还有就是设计方法的问题以与作图时不够细致。以下是设计中出现的一些问题与解决方法：(1)分频模块 在设计分频模块的时候，由于没有考虑整体功能实现需要多个不同频率的输出，而只把1HZ作为我们的目标，导致后来用到时又返回去增加输出，导致模块的变动，也给整个工程带来了麻烦。(2)译码显示问题 在检验计时输出时，发现分的个位显示乱码，和同学讨论后才知道原来是输出的四位二进制位的顺序倒了，该软件中数组表示时一般高位在前，即应该是MH3.0的形式。七、 实验收获与

15、感受使用Quartus软件设计多 不少困难，但是由于教师的指导和助教们的细心帮助下，成功完成EDA实验课的任务。在此次的数字钟设计过程中，更进一步地熟悉了数字钟的工作原理和其设计方法，在实验过程中，我和同学们尝试着使用了不同的计时器，虽然跟实验室用得芯片不一样，但原理一样，我也得出结论：同一个功能可以用不同的方案解决。在设计的过程中我们应该试图用最少的本钱来实现，努力找出综合了简单、经济、实用三位一体的电路。当然这个不一定所有条件都符合，找到一个最大限度满足各种条件的方案是我们设计的目标。对于我们工科生，每次的电学实验，是一次难得的锻炼机会，让我们能够充分利用所学过的理论知识还有自己的想象的能

16、力，另外还让我们学习查找资料的方法，以与自己处理分析电路，设计电路的能力。我相信是对我的一个很好的提高。理论与实践相结合才能更好理解学习的知识，这次的电路实验设计让我懂得了它们在实际中的用途，还有我们身边的很多数字钟电路，这些都是我们自己可以实现的，以前那些神秘的东西在不断的学习过程中变得不再那么神秘，我相信，以后还有更多的谜底被揭开。通过此次实验，扩展了我的知识。这次的设计电路我用到了计数器、译码器等，通过自己分析和设计更好地运用了它们，而且还学会了它们更多的功能，可以利用不同的接法设计出各种各样不同的电路出来。在做电学实验时，困难是不可防止的，作为工科类的学生，我们应该敢于面对问题，坚持，相光总在风雨后，直到看到胜利的曙光。八、 参考文献1. EDA设计实验指导书理工大学电子技术中心 2011年4月2. 数字逻辑电路与系统设计立平 主编，电子工业。3. 电子技术根底课程设计梅生等编著，高等教育。4. 数字电子技术根底伍时和 主编，清华大学 。5. 电子线路设计实验测试第三版，自美 主编，华中科技大学出版。6. 电子线路综合设计实验教程鸣 主编，大学出版。18 / 18