基于某Verilog地任意模长可加减计数器设计.doc

基于Verilog 的任意模长可加减计数器设计一、 设计要求计数器是一种在时钟的触发下，完成计数功能的时序逻辑电路，输出结果由输入时钟和计数器上一状态的计数共同决定。本设计要某某现的计数器，具有以下功能：（1） 要某某现计数器工作状态的控制；（2） 要某某现计数器的异步清零功能；（3） 要某某现计数器递增和递减的功能；（4） 要某某现计数器的计数X围模长任意改变；二、 设计思路计数器工作状态的控制，可以设计一个使能端，在外部时钟的触发下，只有当使能端信号有效高电平，才启动计数器的计数功能递增或递减，否如此计数器输出结果不变。计数器的异步清零功能，可以设计一个外部输入的清零端，在外部输入信号有效低电平的情况下，直接清零计数器，不用等待下一个外部时钟的触发，即计数器的清零是异步的。计数器计数方向的控制，设计一个加减可控的信号端口，在时钟的触发、异步清零无效以与计数器使能端有效的情况下，该输入端为高电平如此计数器完成递增功能，低电平如此完成递减功能。实现计数器的任意模长，即进入下一个计数周期，其计数的最大值可以发生变化。设计一个4位最大模长为16的输入端口，可以在当前计数周期完毕，即计数器产生一个溢出信号的同时，判断该端口输入的信号是否发生变化，通过相邻两个计数周期的端口数据作异或运算，结果为高电平如此代表模长发生变化，即进入的下一个计数周期，其计数最大值要发生变化。三、 程序设计本次设计使用的是Quartus 11.0开发环境，该软件没有自带仿真功能9.0版本以后都没自带，需要使用第三方的Modelsim软件，故本设计的程序包括计数器的Verilog设计以与仿真测试需要的testbench激励文件两局部。计数器的Verilog设计：module Prj(clk,rst_input,en,add_sub,data_input,full,data_output);input clk; / 外部时钟input rst_input; / 外部清零异步input en; / 计数使能input add_sub; / 计数方向input 3:0 data_input; / 计数器模长输入output reg full; / 计完当前模长output 3:0 data_output; / 计数器输出reg 3:0 current_counter;/ 当前计数值输出reg update_length_en; / 改变模长的使能信号/ 当前计数周期与上个计数周期的模长输入reg 3:0 current_clk_data_input,last_clk_data_in put;reg 3:0 counter_length; / 下个计数周期的模长reg 1:0 k;always (posedge clk,negedge rst_input)beginif(!rst_input) / 异步清零beginfull=0;current_counter=0;endelse if(en) / 计数使能begin if(add_sub) / 加法器beginif(current_counter<(counter_length-1) begin current_counter=current_counter+1;full=0;endelse / 加法器计数完产生full脉冲以触发/ 判断下个计数周期的模长是否变化begincurrent_counter=0;full=1; /full输出endendelse / 减法器beginif(current_counter>0)begincurrent_counter=current_counter-1;full=0;endelse / 减法器计数完begin current_counter=counter_length-1;full=1;endendendend/驱动当前计数输出assign data_output=current_counter;initialbegink=1; / k=1 表示启动计数器的第一个计数周期endalways (posedge full) / 加法器/减法器完成当前周期计数/ 计完当前周期即full有效才更新begin last_clk_data_input<=data_input; / 上个周期的模长current_clk_data_input=data_input;/当前周期的模长update_length_en<=last_clk_data_inputcurrent_clk_data_input; / update_length_en为更新计数器模长的使能端,/ 异或运算 使能端为0代表模长变化 1不变k=k+1; / k的初值为1，k变化说明计数模长更改正了if(k=2'd3)k=2;endalways (posedge clk)beginif(update_length_en) / 使能有效计数模长变化counter_length=current_clk_data_input; elsebeginif(k>=2)/ 下个周期计数器模长不变保持上次更改的counter_length=last_clk_data_input; if(k=1)/ 整个计数器系统，最初的模长一次没更改正counter_length=data_input; endendendmodule测试激励文件testbench：timescale 1 ps/ 1 psmodule Prj_vlg_tst();reg add_sub;reg clk;reg 3:0 data_input;reg en;reg rst_input; wire 3:0 data_output;wire full; Prj i1 (.add_sub(add_sub),.clk(clk),.data_input(data_input),.data_output(data_output),.en(en),.full(full),.rst_input(rst_input);parameter clk_period=10; / 时钟周期initial / 初始化使能端、清零端和时钟信号 begin en=1;rst_input=1;clk=1;#(46*clk_period) en=0;#(3*clk_period) en=1;#(4*clk_period) rst_input=0;#(2*clk_period) rst_input=1;endalways #(clk_period/2) clk=clk; initialbegin/ 计数器模长分别为6 4 5 3/ 左边为上一模长持续的时钟个数data_input=4'b0110; #(22*clk_period) data_input=4'b0100;#(12*clk_period) data_input=4'b0101;#(12*clk_period) data_input=4'b0011;#(5*clk_period);endinitialbegin/ 计数器计数方向的改变/ 左边为递增递减持续的时钟个数add_sub=1;#(9*clk_period) add_sub=0;#(10*clk_period) add_sub=1;#(13*clk_period) add_sub=0;#(4*clk_period) add_sub=1;end endmodule四、 仿真结果如图1所示，最开始计数器输入的模长data_input为6，在计数方向控制端add_sub为高电平的情况下，可以从0计数到5，在add_sub为低电平的情况下，可以实现计数器的递减；当计数器模长data_input变为4的时候，先计完当前周期的模长0到5，才开始模长为4的计数0到3。如图2所示，当计数器模长变为5时，第二个计数周期计数到2，使能端en无效计数器输出保持不变；当计数器模长变为3时，计数器计数到1，清零信号rst_input有效，计数器输出为0综上，本次设计实现了计数器的随时启动、异步清零、加减可控以与任意计数模长的功能。图1图2