西电电院EDA实验报告材料.doc

word实验一：QUARTUS II软件使用与组合电路设计仿真一、实验目的：学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等根本容；二、实验容：1. 四选一多路选择器的设计 首先利用Quartus完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。1. 、功能与原理 原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用 的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所以它是一个多输入、单输出的组合逻辑电路。 功能：当选择控制端s10=00时，输出；s10=01时，输出；s10=10时，输出；s10=11时，输出。2. 、逻辑器件符号3. 、VHDL语言4. 、波形仿真5. 、仿真分析由波形可知：当s10=00时，y的波形与a一样； 当s10=01时，y的波形与b一样； 当s10=10时，y的波形与c一样； 当s10=11时，y的波形与d一样； 与所要实现的功能相符，源程序正确。2. 七段译码器程序设计仿真1. 、功能与原理 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。实验中的数码管为共阳极，接有低电平的段发亮。例如当LED7S输出为 "0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5。2. 、逻辑器件符号3. 、VHDL语言4. 、波形仿真5. 、仿真分析由仿真波形可以直观看到，当A=“0000时，led7s=1000000，数码管显示为0；A=“0001时，led7s=1111001，数码管显示为1；.依此可验证波形仿真结果完全符合预期，源程序正确。3. 实验心得 在第一次上机实验中，我们通过对EDA设计软件Quartus使用，初步学会了它的使用方法。在实验中我们编写程序，编译，进展时序仿真以验证程序对错等。在完成VHDL的编辑以后，进展编译，结果出现了很多错误，在细心的检查之下，最终将VHDL描述修改成功并且通过了编译，在编译过程中我了解到很多在书本上没有理解的知识。总的来说，通过上机实验，我激发了对EDA学习的兴趣，也对这门课程有了更深的理解，对EDA设计软件Quarter 的使用也更加熟练。实验二计数器设计与显示一、实验目的1、熟悉利用QUARTUS II中的原理图输入法设计组合电路，掌握层次化设计的方法;2、学习计数器设计、多层次设计方法和总线数据输入方式的仿真，并进展电路板下载演示验证。二、实验容1、完成计数器设计4位二进制加减可控计数器1、功能与原理 含有异步清零和计数使能的4位二进制加减可控计数器： 清零端reset：低电平有效，异步清零，即reset=0时，无论时钟处于什么状态，输出立即置零。 使能端enable：高电平有效，即enable=1时，计数器开始计数；enable=0时，计数器停止计数。 加减控制端updown：当updown=0时，为减法计数器；当updown=1时，为加法计数器。2. 、逻辑器件符号3. 、VHDL语言4. 、波形仿真updown=1时，为加法计数：updown=0时，为减法计数：5. 、仿真分析 由以上两个波形很容易看出，enable=1时，计数器开始计数；reset=0时，计数器置零；updown=0时，减法计数；updown=1时，加法计数；co为进位端。符合设计初衷。2、50M分频器的设计1、功能与原理 50M分频器的作用主要是控制后面的数码管显示的快慢。即一个模为50M的计数器，由时钟控制，分频器的根本原理与上述计数器根本一样。分频器的进位端co用来控制加减计数器的时钟，将两个器件连接起来。2、逻辑器件符号3、VHDL语言 (4)、波形仿真 (5)、仿真分析由波形仿真可以看出，enable=1时，由0开始计数，由于计数器模值较大，故只显示了一局部波形，计数围由0到50M。3、七段译码器程序设计 在实验一中已给出具体程序与仿真结果，不再赘述。4、计数器显示译码设计与下载 以前面设计的七段译码器decl7s和计数器为底层元件，完成“计数器显示译码的顶层文件设计。计数器和译码器连接电路的顶层文件原理图如下：原理图连接好之后就可以进展引脚的锁定，然后将整个程序下载到已经安装好的电路板上，即可进展仿真演示。3. 实验心得实验三：大作业设计循环彩灯一、实验目的：综合应用数字电路的各种设计方法，完成一个较为复杂的电路设计；2. 设计目标设计一个循环彩灯控制器，该控制器可控制10个发光二极管循环点亮、间隔点亮或者闪烁等花型。要求至少设计三种以上花型，用按键控制花型之间的转换，并用数码管显示当前花型。硕负责代码搜查与编写，王卓负责电路连接与引脚编写四.设计流程 1、分频器的设计 所用50M分频器在实验二中已有具体说明，不再赘述。2. 彩灯控制器的设计1. 、功能与原理 清零端reset：高电平有效，异步清零。即当reset=1时，灯全灭。 使能端enable：enable=1时，彩灯工作。 把戏控制端s10：s10取不同的值来控制把戏的转换。 led10s：控制10个led灯的亮灭。2、逻辑器件符号3、VHDL语言3. 七段译码器设计1、功能原理原理在实验一中已详细说明，功能是显示把戏序号。2、VHDL语言4. 顶层文件原理图如下：5. 仿真波形第一种波形：从左到右依次点亮，再从右到左依次点亮第二种波形：从左到右依次两两点亮，再从右到左依次两两点亮第三种波形：从到外顺次展开点亮第四种波形：闪烁点亮6. 仿真分析 由波形仿真结果可知，源程序正确。5. 实验心得这次实验在参考资料的根底上，加以修改，使程序满足设计要求。因为本次实验完全靠独立完成，在设计过程中出现了很多问题，编译和波形仿真的过程中都不顺利，在和同学交流探讨的过程中，一一将这些问题解决，最终成功设计出了四种花型。通过这次实验，我真正体会到了EDA这门课的乐趣，提高了自身的能力。课后习题Ex1:三态缓冲器:2选1多路选择器:Ex2: ENTITY mux4 IS PORTA，B，C，D：INBit； S：INBit_Vector3 DOWNTO 0； Y：OUTBit；END mux4；ARCHITECTURE behav1 OF mux4 ISBEGIN mux4_p1：PROCESSA，B，C，D，S BEGINIF S = 1110 THEN Y <= A； ELSIF S = 1101 THEN Y <= B； ELSIF S = 1011 THEN Y <= C；ELSE S = "0111" THEN Y <= D；ELSE Y <= '1'；END IF；END PROCESS mux4_p1；END behav1；ARCHITECTURE behav2 OF mux4 ISBEGIN Y <= A WHEN S = 1110ELSE B WHEN S = 1101 ELSE C WHEN S = 1011 ELSE D WHEN S = "0111" ELSE '1'；END behav2；ARCHITECTURE behav3 OF mux4 ISBEGIN mux4_p2：PROCESSA，B，C，D，S BEGINCASE S IS WHEN 1110 => Y <= A； WHEN 1101 => Y <= B； WHEN 1011 => Y <= C； WHEN "0111" => Y <= D； WHEN OTHERS => Y <= "1"； END CASE； END PROCESS mux4_p2；END behav3；Ex3:library ieee;use ieee.std_logic_1164.all;entity muxk is port ( a1,a2,a3:in std_logic; -待选择变量 temp:buffer std_logic; -中间信号 s1,s0:in std_logic; -控制端 output:out std_logic); -输出结果end muxk;architecture pr1 of muxk is beginprocess(a2,a3,s0) -process1 begincase s0 is -使用case语句when '0'=> temp<=a2;when '1'=> temp<=a3;end case;end process;process(a1,temp,s1) -process2begincase s1 iswhen '0'=> output<=a1;when '1'=> output<=temp;end case;end process;end pr1; Ex4:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -输入选择信号     CLK0:IN STD_LOGIC; -输入信号     OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:    PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02:    PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;Ex5:library ieee;use ieee.std_logic_1164.all;entity h_sub isport(x,y:in std_logic; diff,s_out:out std_logic);end h_sub;architecture one of h_sub isbegindiff<=x xor y;s_out<=(not x) and y;end one;library ieee;use ieee.std_logic_1164.all;entity or_2 isport(a,b:in std_logic; q:out std_logic);end or_2;architecture one of or_2 isbeginq<=a or b;end one;library ieee;use ieee.std_logic_1164.all;entity f_sub isport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end f_sub;architecture one of f_sub isponent h_subport(x,y:in std_logic; diff,s_out:out std_logic);end ponent;ponent or_2 port(a,b:in std_logic; q:out std_logic);end ponent;signal e,f,g:std_logic;beginh_suber1:h_sub port map(x=>x,y=>y,diff=>e,s_out=>f);h_suber2:h_sub port map(x=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2 port map(a=>g,b=>f,q=>s_out);end one;library ieee;use ieee.std_logic_1164.all;entity f_sub8 isport(x,y:in std_logic_vector(7 downto 0); sub_in:in std_logic; diff:out std_logic_vector(7 downto 0); s_out:out std_logic);end f_sub8;architecture one of f_sub8 isponent f_subport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end ponent;signal e:std_logic_vector(6 downto 0);beginh_suber1:f_sub port map(x=>x(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0);h_suber2:f_sub port map(x=>x(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1);h_suber3:f_sub port map(x=>x(2),y=>y(2),sub_in=>e(1),diff=>diff(2),s_out=>e(2);h_suber4:f_sub port map(x=>x(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3);h_suber5:f_sub port map(x=>x(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4);h_suber6:f_sub port map(x=>x(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5);h_suber7:f_sub port map(x=>x(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6);h_suber8:f_sub port map(x=>x(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);end one;library ieee;use ieee.std_logic_1164.all;entity f_sub81 isport(x,y:in std_logic_vector(7 downto 0); sub_in:in std_logic; diff:out std_logic_vector(7 downto 0); s_out:out std_logic);end f_sub81;architecture one of f_sub81 isponent f_subport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end ponent;signal e:std_logic_vector(8 downto 0);begine(0)<=sub_in;s_out<=e(8);q1:for i in 0 to 7 generateh_suber1:f_sub port map(x=>x(i),y=>y(i),sub_in=>e(i),diff=>diff(i),s_out=>e(i+1);end generate q1;end one;Ex6:设计框图为：EN，CLC,CLK开始CLC=0 NCLKEVENTCLK=1Q1<=Q1-1EN=1Q1<=(OTHERS=>'0') NQ1<=Q1+1 YQ<=Q11程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY t16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END t16; ARCHITECTURE bhv OF t16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN  PROCESS(EN,RST,UPD)  BEGIN   IF RST='1'  THEN    QQ<=(OTHERS=>'0');  -有复位信号零 ELSIF EN='1' THEN  -EN位高电平开始计数   IF  CLK'EVENT AND CLK='1'  THEN      IF UPD='1' THEN   -当UDP为1加计数      QQ<=QQ+1;      ELSE    -当UDP不为1减计数IF  QQ > "0" THEN  -当减到0时      QQ<=QQ-1;  -给QQ全1     ELSE       QQ<=(OTHERS=>'1');      END IF;     END IF;   END IF; END IF;  END PROCESS;   OUT1<=QQ; END bhv;26 / 26